FPGA-Design in Theorie und Praxis - Projektarbeit in VHDL
Inhalte
- VHDL Grundlagen (Entity/Architecture, Prozesse, Funktionen, Prozeduren, Pakete)
- Simulation (Testbenches, Reporting, Assertions)
- Synthese (Synthetisierbarkeit, Constraints)
- Praxisprobleme und Lösungen (Timings, Pipelining, Generischer Code, IDE-Workarounds)
Ziele
Die Studierenden beherrschen die Grundlagen der Hardwarebeschreibungssprache VHDL und sind in der Lage kleinere FPGA-Projekte selbstständig im Team zu planen, zu realisieren und zu präsentieren. Sie kennen den Unterschied zwischen synthetisierbarem und nicht synthetisierbarem Code, dessen Anwendung im FPGA-Design-Flow sowie die Rolle von Testbenches beim Design für FPGAs. Sie sind in der Lage Timing-Probleme zu analysieren und kennen gängige Vorgehensweisen um diese zu beheben.
Allgemeine Informationen
| Umfang: | 1V / 1P |
| Prüfung: | Abschlussvortrag + schriftliche Ausarbeitung |
Diese Veranstaltung findet im Sommersemester statt.
Weitere Informationen in der Online-Lernplattform Moodle.
Studiengangszugehörigkeit
Anrechenbar in:
- Bachelor IT&MT
- FBE0135 Projektpraktikum Informationstechnologie
- Bachelor EE
- FBE0193 Projekt
- Bachelor WiIng
- FBE0273 Projekt
- Master IT
- FBE0130 Wissenschaftliches Arbeiten - Modulkomponente c) "Teampraktikum"
- Master EE
- FBE0164 Complementary Skills - Modulkomponente b) "Teampraktikum"
- Weitere: Evtl. Anrechenbarkeit in weiteren Modulen nach individueller Absprache möglich
